Brevet déposé • Juillet 2026

Le premier processeur ternaire au bismuth

Architecture révolutionnaire à logique ternaire {-1, 0, +1} sur couche Bi₂Se₃ topologique, avec jeu d'instructions ternaire natif (T-ISA) et mémoire memristors intégrée.

Architecture Ternaire & Couche Bismuth

Une rupture fondamentale dans le calcul numérique

Logique Ternaire {-1, 0, +1}

Contrairement au binaire limité à 2 états, la logique ternaire encode 3 états par trit. Un registre de n trits stocke 3ⁿ valeurs contre 2ⁿ en binaire — soit log₂(3)/log₂(2) ≈ 1.585× plus d'information par unité d'état.

-1

NEG

ZERO

POS

Couche Bismuth Bi₂Se₃

Le séléniure de bismuth (Bi₂Se₃) est un isolant topologique : isolant en volume mais conducteur en surface via des états de bord protégés. Faible résistance de contact, stabilité thermique jusqu'à 270°C, effet Hall quantique de spin.

270°C

Stabilité thermique

QSH

Effet Hall quantique

Bi₂Se₃

Isolant topologique

< 1mΩ

Résistance contact

Coupe Transversale du Die

Binaire vs Ternaire

Paramètre	Binaire	Ternaire Bismuth
États par digit	2 (0, 1)	3 (-1, 0, +1)
Info par état	1 bit	1.585 bits
Portes logiques	AND, OR, NOT	MIN, MAX, INV, NAND₃
Consommation	1× (référence)	0.67× estimé
Surface die	1× (référence)	0.73× estimé

Logic

Jeu de Portes Logiques Ternaires

Un ensemble complet de portes câblées en matériel opérant sur les états {-1, 0, +1}

INV / STI

Inverseur ternaire standard : inverse le signe du trit.

−

→

−

NTI

¬⁻

Inverseur négatif : sortie haute seulement si l'entrée est basse.

−

→

−

PTI

¬⁺

Inverseur positif : sortie basse seulement si l'entrée est haute.

−

→

−

MIN (AND)

∧

Minimum des deux entrées — équivalent ternaire du ET.

−

MAX (OR)

∨

Maximum des deux entrées — équivalent ternaire du OU.

−

NMIN (NAND)

↑

MIN inversé — porte universelle ternaire.

−

NMAX (NOR)

↓

MAX inversé — porte universelle ternaire.

−

SUM (XOR₃)

⊕

Addition modulo 3 balancée — XOR ternaire.

−

PROD

⊗

Produit ternaire — multiplication des trits.

−

CONS

◎

Consensus : renvoie la valeur si les entrées concordent, sinon 0.

−

ANY

⊕̅

Acceptation : privilégie tout état non nul entre les entrées.

−

IMP

→

Implication de Łukasiewicz à 3 valeurs.

−

CARRY

Cₒ

Retenue balancée : complète SUM pour former l'additionneur complet en 1 étage.

−

DIFF (⊖)

⊖

Différence balancée modulo 3 — câble le soustracteur natif.

−

EQ (XNOR₃)

≡

Comparateur d'équivalence : +1 si égal, −1 si opposé, 0 sinon.

−

MAJ

⊕̲M

Majorité/vote de signe — tolérance aux fautes et arrondi rapide.

−

CYC⁺

↻

Rotation cyclique montante (−1→0→1→−1) pour l'arithmétique de Galois GF(3).

−

→

−

CYC⁻

↺

Rotation cyclique descendante — inverse de CYC⁺, utile aux décalages modulaires.

−

→

−

Entrées en colonnes / lignes ; couleur = état de sortie (−1 violet, 0 gris, +1 or)

Mémoire Vive Memristors Intégrée

RAM non-volatile ternaire on-die

Les memristors exploitent 3 niveaux de résistance distincts (Rₗₒ, Rₘᵢ_d, Rₕᵢ) pour encoder nativement les trits {-1, 0, +1}. Intégrés directement sur le die à côté des cœurs de calcul, ils suppriment le bottleneck mémoire classique.

< 0.8 ns

Latence d'accès

Sub-nanoseconde

512 GB/s

Bande passante

On-die direct

4× SRAM

Densité

Compacité supérieure

> 10 ans

Rétention

Non-volatile

Cellule Memristor Ternaire

Unités de Calcul Spécialisées

TVX • TPU • GPU • NPU • APU • VPU • ISP • SEC • DSP

Design Triangulaire : Avantages & Compromis

Pourquoi un die en triangle plutôt qu'un carré — analyse complète de la dissipation thermique et des contreparties

Avantages / Pros

Dissipation thermique gradientée
L'apex étroit concentre les unités à forte densité (TPU) tandis que la base large étale la chaleur : le flux thermique suit naturellement le gradient apex→base, réduisant les points chauds de ~30 %.
Plus grand périmètre d'évacuation
Un triangle équilatéral offre un rapport périmètre/aire supérieur à un carré de même surface : davantage de bord en contact avec les caloducs et le dissipateur.
Convection assistée
La géométrie en coin canalise l'air (ou le fluide caloporteur) de la base vers l'apex, créant un effet cheminée qui améliore la convection sans pompe active.
Bus interconnexion plus courts
Le placement hiérarchique (apex→milieu→base) raccourcit les chemins critiques entre unités voisines, réduisant la latence et l'énergie de communication.
Intégrité d'alimentation
Les trois coins servent de points d'injection d'alimentation équidistants, lissant les chutes IR sur le réseau de distribution.

Compromis / Cons

Perte de surface au découpage
Découper des dies triangulaires dans un wafer circulaire génère plus de chutes (~8-12 %) qu'un pavage carré classique, augmentant le coût par puce.
Contraintes mécaniques aux angles
Les angles aigus concentrent les contraintes mécaniques et thermiques ; ils exigent des rayons de congé et un underfill spécifiques pour éviter la fissuration.
Outillage EDA non standard
Les flots de place-and-route et de vérification sont optimisés pour des blocs rectangulaires : le triangulaire demande des règles et des macros personnalisées.
Boîtier & socket spécifiques
Le substrat, le socket et le dissipateur doivent être conçus sur mesure, sans réutiliser les standards carrés existants.

TVX Ternaire

Extensions vectorielles ternaires (Ternary Vector eXtensions) 1024 bits, 128 registres SIMD. Opérations massivement parallèles sur vecteurs {-1, 0, +1} pour le multimédia et le traitement du signal.

TPU

Tensor Processing Unit ternaire. Multiplication matricielle avec quantisation ternaire naturelle. 8 TOPS (Tera Operations Per Second) en calcul ternaire natif.

GPU

2048 shaders ternaires avec pipeline de rastérisation et ray tracing ternaire. Rendu graphique optimisé avec 33% d'opérations en moins vs binaire.

NPU

Neural Processing Unit ternaire. Inférence de réseaux de neurones ternarisés (type BitNet) à très faible consommation, 40 TOPS.

APU

Audio Processing Unit ternaire. FFT ternaire native, traitement signal audio en temps réel avec résolution 3-états pour une dynamique étendue.

VPU

Video Processing Unit. Encodage/décodage matériel AV1, HEVC, H.264 et VP9 jusqu'en 8K120 avec pipeline ternaire.

ISP

Image Signal Processor ternaire. Traitement de capteurs, HDR, débruitage et vision par ordinateur en temps réel.

SEC

Moteur cryptographique & sécurité. AES, SHA-3, ECC et cryptographie post-quantique câblés, enclave sécurisée ternaire.

DSP

Digital Signal Processor programmable. Filtrage, convolution et transformées à faible latence pour radio logicielle et capteurs.

APU Ternaire — Fonctions Intégrées

L'unité de traitement audio/signal ternaire embarque un large éventail de fonctions DSP câblées en matériel, exploitant la résolution 3-états pour une plage dynamique étendue et une faible latence.

FFT / IFFT ternaire

Transformées de Fourier directes et inverses jusqu'à 65536 points en temps réel.

Égaliseur paramétrique

32 bandes avec filtres biquad ternaires à phase linéaire.

Réduction de bruit IA

Débruitage spectral basé sur réseau neuronal ternaire intégré.

Réverbération & spatialisation

Audio 3D binaural et convolution HRTF en un cycle.

Encodage/Décodage

Codecs matériels : MP3, OGG Vorbis, AAC, Opus, FLAC, ALAC, WAV/PCM, WMA, AMR et PCM ternaire accélérés.

Synthèse & MIDI

Synthèse wavetable/FM 512 voix et séquenceur MIDI matériel.

Détection de pitch

Autocorrélation ternaire pour accordage et reconnaissance vocale.

Beamforming multi-micro

Formation de faisceau adaptative pour réseaux de microphones.

Formats audio supportés

MP3OGG VorbisAACOpusFLACALACWAV / PCMWMAAMRPCM ternaire

Plateforme & Connectivité de Pointe

Toutes les technologies des processeurs les plus récents du marché, transposées en ternaire

Gravure 2 nm GAAFET

Process

Transistors nanofeuilles Gate-All-Around sur nœud 2 nm avec couche bismuth topologique.

Packaging 3D chiplets (UCIe)

Packaging

Empilement 3D hybrid-bonding et interconnexion inter-chiplets standard UCIe pour un design modulaire.

Mémoire HBM3e + LPDDR5X

Mémoire

Contrôleurs mémoire haute bande passante HBM3e on-package et LPDDR5X-9600 basse consommation.

PCIe 6.0 & CXL 3.0

I/O

64 lignes PCIe 6.0 (256 Go/s) avec cohérence de cache CXL 3.0 pour accélérateurs et mémoire partagée.

Thunderbolt 5 / USB4 v2

I/O

Connectique 80 Gb/s bidirectionnelle, DisplayPort 2.1 et charge USB-PD 240 W.

Wi-Fi 7 & modem 5G intégré

Connectivité

Radio Wi-Fi 7 (320 MHz) et modem 5G mmWave/sub-6 embarqués sur le die.

DVFS & gestion d'énergie adaptative

Énergie

Régulation dynamique tension/fréquence par cœur, îlots de puissance et récupération d'énergie thermique.

Confidential Computing ternaire

Sécurité

Enclaves chiffrées, attestation à distance et isolation mémoire par TrustZone ternaire.

Ordonnanceur hétérogène

Scheduler

Répartition intelligente des tâches entre cœurs performance/efficience pilotée par le NPU.

T-ISA

Jeu d'Instructions Ternaires (T-ISA)

Instructions machine natives {-1, 0, +1} câblées sur le die pour maximiser la puissance de calcul ternaire

catégories d'instructions

30+

op-codes ternaires natifs

trytes par instruction

+40%

densité de code vs binaire

Encodage sur 2 trytes (6 trits)

OPCODE3 trits

Catégorie + opération (27 combinaisons)

MODE1 trit

Registre / immédiat / vecteur

OPERANDS2 trits

Sélection des registres source/destination

Arithmétique

TADDrd, rs1, rs2

Addition ternaire balancée avec propagation de retenue trit-à-trit.

TSUBrd, rs1, rs2

Soustraction ternaire balancée (via négation naturelle du trit).

TMULrd, rs1, rs2

Multiplication ternaire, produit partiel sans table de correspondance.

TDIVrd, rs1, rs2

Division/modulo ternaire par récurrence non restauratrice.

TNEGrd, rs1

Négation en un cycle : inverse le signe de chaque trit.

Logique

TMINrd, rs1, rs2

Minimum trit-à-trit (équivalent ET ternaire).

TMAXrd, rs1, rs2

Maximum trit-à-trit (équivalent OU ternaire).

TINVrd, rs1

Inverseur standard STI sur tout le registre.

TCONSrd, rs1, rs2

Consensus : renvoie la valeur si accord, sinon 0.

TSHFrd, rs1, imm

Décalage ternaire (multiplication/division par puissances de 3).

Compare & Branch

TCMPrs1, rs2

Comparaison 3-voies en un cycle : positionne le drapeau à {-1, 0, +1}.

TBR3rs1, Ln, Lz, Lp

Branchement ternaire : saut vers 3 cibles selon signe négatif/zéro/positif.

TSELrd, rs1, rs2, rs3

Sélection sans branche : choisit une source selon le signe du trit de contrôle.

TSGNrd, rs1

Extraction de signe ternaire (fonction signum native).

Vecteur / SIMD (TVX)

TVADDvd, vs1, vs2

Addition vectorielle 1024 bits sur 640 trits en parallèle.

TVMACvd, vs1, vs2

Multiply-accumulate ternaire vectoriel pour tenseurs et convolutions.

TVPOPrd, vs1

Comptage ternaire (population de trits négatifs/nuls/positifs).

TVGESvd, vs1

Réduction horizontale (somme/min/max) d'un vecteur ternaire.

IA / Tenseur

TMMAtd, ts1, ts2

Matrix-multiply-accumulate ternaire natif pour l'inférence réseaux (NPU/TPU).

TQNTvd, vs1

Quantisation ternaire d'un vecteur flottant vers {-1, 0, +1}.

TACTvd, vs1

Fonction d'activation ternaire (signe seuillé) câblée.

Crypto & Sécurité (SEC)

TRNGrd

Générateur de vrai aléa à partir du bruit ternaire des memristors.

THASHrd, rs1

Hachage ternaire par fonction éponge pour l'intégrité.

TKYBvd, vs1, vs2

Opérations lattice post-quantiques (Kyber/Dilithium) accélérées.

TMEXPrd, rs1, rs2

Exponentiation modulaire ternaire (RSA/ECC) en temps constant.

TSBOXrd, rs1

Substitution S-box ternaire résistante aux canaux auxiliaires.

DSP / Signal (DSP)

TFFTvd, vs1

Transformée de Fourier rapide en base 3 (radix-3) native.

TFIRvd, vs1, vs2

Filtre à réponse impulsionnelle finie ternaire.

TCONVvd, vs1, vs2

Convolution 1D/2D ternaire pour le traitement du signal.

TCORRvd, vs1, vs2

Corrélation croisée câblée pour radar et radio logicielle (SDR).

Mémoire & Système (LSU)

TLDrd, [rs1]

Chargement d'un mot ternaire depuis la mémoire memristor.

TST[rd], rs1

Écriture ternaire directe sur cellule memristor.

TATOMrd, [rs1], rs2

Opération atomique read-modify-write ternaire.

TFEN

Barrière mémoire (fence) pour la cohérence multi-cœur.

TCSRrd, csr

Lecture/écriture des registres de contrôle et d'état.

Encodage compact : chaque instruction tient sur 2 trytes (6 trits), soit ~9.5 bits binaires équivalents — densité de code supérieure de ~40% vs binaire.

Calcul Avancé, Mathématiques & Physique

Quadratique • Trigonométrie • Nombres Complexes • Maths & Physique

Équations Ternaires Interactives

Cliquez sur une équation pour visualiser son animation dédiée

ax² + bx + c = 0 → Δ ∈ {-1, 0, +1}

Bibliothèque Mathématique Complète

Accélération matérielle de tous les domaines du calcul numérique

Algèbre linéaire

Produits matriciels, décompositions LU/QR/SVD, valeurs propres et inversion en unité tensorielle ternaire.

A = UΣVᵀ

Calcul différentiel & intégral

Différentiation automatique et quadrature de Gauss-Legendre ternaire câblées en matériel.

∫ f dx , d/dx

Équations différentielles

Solveurs Runge-Kutta et méthodes implicites pour EDO/EDP en pipeline dédié.

dy/dt = f(t,y)

Algèbre de Boole ternaire

Portes MIN, MAX, INV et logique de Łukasiewicz à 3 valeurs natives.

MIN, MAX, ¬₃

Statistiques & probabilités

Moyenne, variance, régression, distributions et génération pseudo-aléatoire ternaire.

μ, σ², P(x)

Transformées (FFT/DCT/ondelettes)

Transformées de Fourier, cosinus et ondelettes ternaires en temps réel.

F(ω) = ∫f·e^{-iωt}

Théorie des nombres

Arithmétique modulaire, PGCD, primalité et exponentiation rapide ternaire.

a ≡ b (mod n)

Quaternions & vecteurs

Rotations 3D, produits scalaire/vectoriel et normalisation en une passe.

q = w + xi + yj + zk

Virgule flottante ternaire

Format flottant ternaire IEEE-like, précision étendue et arrondi correct.

x = m · 3^e

Optimisation & solveurs

Descente de gradient, méthode de Newton et programmation linéaire câblées.

∇f = 0

Moteur de Physique Intégré

Accélération matérielle des grandes disciplines de la physique

Mécanique classique

Intégration Newtonienne, corps rigides, collisions et dynamique orbitale en temps réel.

F = m·a

Électromagnétisme

Résolution des équations de Maxwell (FDTD) pour champs électriques et magnétiques.

∇×E = -∂B/∂t

Mécanique quantique

Solveur de l'équation de Schrödinger et évolution d'états sur registres ternaires (qutrits).

iħ∂ψ/∂t = Ĥψ

Thermodynamique

Transferts de chaleur, entropie et simulation de gaz par méthode de Monte-Carlo.

dS ≥ δQ/T

Relativité

Transformations de Lorentz et géodésiques pour dynamique relativiste.

E = mc²

Mécanique des fluides

Équations de Navier-Stokes et simulation SPH/CFD sur le GPU ternaire.

ρ(∂v/∂t) = -∇p

Ondes & optique

Propagation d'ondes, interférences, diffraction et tracé de rayons.

v = f·λ

Physique des particules

Cinématique de collisions et simulations Monte-Carlo de désintégrations.

p = γmv

Calcul Bio-Inspiré & Biologique

Des unités biologiques pour repousser les limites du processeur

La logique ternaire {-1, 0, +1} reflète naturellement les processus biologiques (inhibition / repos / excitation). Ternium intègre des co-processeurs bio-inspirés qui accélèrent la génomique, la simulation moléculaire et les réseaux neuronaux organiques.

Encodage ADN Ternaire

(-1,-1)

(-1,+1)

(+1,-1)

(+1,+1)

Chaque base d'ADN est mappée sur des états trits pour un traitement génomique natif

Encodeur ADN → Ternaire

Cliquez sur les bases pour composer une séquence et voir son encodage en trits en temps réel

−

6 bases → 12 trits2 trits/base — 33 % plus compact que l'encodage binaire 2 bits + parité

La biologie est naturellement ternaire

Les signaux vivants possèdent trois états — exactement comme la logique {-1, 0, +1}

Neurone Ternaire à Impulsions

Le potentiel de membrane franchit deux seuils : sous le seuil inhibiteur il code -1, au repos 0, au-dessus du seuil excitateur +1. Un seul neurone ternaire remplace ainsi deux neurones binaires.

-1

Inhibition

Signal inhibiteur · hyperpolarisation de la synapse

GABA, neurone inhibiteur

Repos

Potentiel de repos · silence électrique

Membrane polarisée -70 mV

Excitation

Potentiel d'action · dépolarisation

Glutamate, décharge neuronale

Unité Génomique (DNA-PU)

Encodage direct des 4 bases (A,C,G,T) en paires de trits. Alignement de séquences, appariement BLAST et CRISPR accélérés matériellement.

Alignement 12× plus rapide

Repliement Protéique

Simulation de champ de force et minimisation d'énergie pour prédire la structure 3D des protéines en calcul ternaire massivement parallèle.

2.4 M atomes/cœur

Réseaux Neuronaux Spiking

Neurones à impulsions ternaires (excitateur/repos/inhibiteur) reproduisant fidèlement la synapse biologique avec plasticité STDP.

1.2 G synapses/s

Dynamique Moléculaire

Intégration de Verlet et champs de potentiel Lennard-Jones pour la simulation de fluides et de membranes cellulaires.

pas de 1 fs temps réel

Bio-Signaux (EEG/ECG)

Filtrage et classification de signaux biologiques en temps réel via l'APU ternaire, idéal pour dispositifs médicaux embarqués.

Latence < 5 ms

Algorithmes Évolutionnaires

Sélection, mutation et croisement génétiques câblés pour l'optimisation bio-inspirée et le machine learning évolutif.

64 K individus/gén

Réseaux de Transistors

Comment les fonctions du processeur sont câblées au niveau transistor

La logique ternaire repose sur des transistors à seuils multiples (MVT). En combinant des MOSFET à tensions de seuil basses et hautes, chaque porte produit trois niveaux de sortie : 0 V pour -1, V_dd/2 pour 0, et V_dd pour +1. Sélectionnez un niveau d'entrée pour voir quels transistors conduisent.

Inverseur Ternaire Standard (STI)

Deux PMOS (pull-up) et deux NMOS (pull-down) à seuils décalés inversent les trois niveaux : -1→+1, 0→0, +1→-1.

Niveau d'entrée

Sortie+1 · V_dd

passantbloqué

NAND Ternaire

Réseau pull-up parallèle, pull-down série. La sortie ne descend à -1 que si les deux entrées valent +1.

out = ¬ min(a, b)

NOR Ternaire

Réseau pull-up série, pull-down parallèle. La sortie ne monte à +1 que si les deux entrées valent -1.

out = ¬ max(a, b)

Décodeur de Trit

Trois branches de détection de seuil isolent chaque niveau en trois lignes « one-hot » pour piloter l'ALU.

1 trit → 3 lignes

Cellule Memristor

Un memristor associé à un transistor d'accès stocke trois états de résistance non volatils, lus par comparaison de seuils.

3 résistances → {-1, 0, +1}

Optimisations Compilateur & Pipeline

TERN-GCC et architecture pipeline 12 étages

Pipeline 12 Étages Ternaire

Fetch

Decode₁

Decode₂

Trit-Map

Issue

RegRead

Execute₁

Execute₂

Memristor

S10

Writeback

S11

Commit₁

S12

Commit₂

Compilateur TERN-GCC

Trit-packing : compression 3 trits par octet natif
Ternary folding : fusion d'opérations ternaires adjacentes
Memristor-aware scheduling : ordonnancement optimisé pour latence memristor
Branch prediction ternaire : 3 issues simultanées

Hiérarchie Cache Memristor

Cache	Taille	Latence	Position
L1 Memristor	512 KB	< 0.8 ns	On-core
L2 Memristor	8 MB	2.1 ns	On-die
L3 DRAM Ternaire	64 MB	8.5 ns	Off-die

Conception & Fabrication

Du wafer silicium-bismuth au processeur ternaire fini — étape par étape

Substrat Silicium-Bismuth

Croissance d'un lingot de silicium puis dépôt épitaxial d'une couche de Bi₂Se₃ topologique qui introduit le troisième niveau de conduction.

Czochralski + épitaxie Bi

Dopage à seuils multiples

Implantation ionique à plusieurs doses pour créer des transistors à tensions de seuil basses, moyennes et hautes — la base physique des portes ternaires.

3 tensions de seuil

Lithographie EUV 8 nm

Gravure des motifs par ultraviolet extrême. Chaque tryte occupe ~37 % de surface en moins qu'un octet binaire équivalent.

EUV 8 nm

Intégration des memristors

Dépôt monolithique des cellules memristor ternaires directement au-dessus de la logique (back-end-of-line), sans puce mémoire séparée.

BEOL memristor

Interconnexions cuivre

Métallisation sur 14 couches de cuivre, avec routage optimisé pour les bus ternaires balancés à faible diaphonie.

14 couches Cu

Découpe triangulaire

Le wafer est découpé en dies triangulaires — une géométrie qui canalise la chaleur de l'apex chaud vers la base froide.

Die triangulaire

Packaging & dissipateur

Encapsulation avec dissipateur triangulaire, micro-caloducs à l'apex et interposeur pour relier la mémoire on-package.

Caloducs à l'apex

Test & binning ternaire

Vérification des trois niveaux logiques sur chaque cœur, puis tri (binning) selon la fréquence stable et le rendement ternaire.

Tri 3 niveaux

La même chaîne pour toute la gamme

Chaque produit Ternium suit ces 8 étapes, ajustées à sa cible

Ternium T1

Desktop / Station

Node: 8 nm
Cores: 6 cœurs ternaires
Memory: 48 Mo memristor
TDP: 65 W

Ternium T1-Edge

Embarqué / IoT

Node: 12 nm
Cores: 2 cœurs ternaires
Memory: 8 Mo memristor
TDP: 6 W

Ternium T1-Server

Datacenter

Node: 8 nm
Cores: 24 cœurs ternaires
Memory: 192 Mo memristor
TDP: 180 W

Ternium T1-AI

Accélérateur IA

Node: 5 nm
Cores: 128 tuiles tensorielles
Memory: 512 Mo memristor
TDP: 250 W

Comparatif Performances

Ternium T1 vs Silicium Binaire

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Feuille de Route

Du prototype à la production

Q1 2025

Prototype Bi-CMOS 28nm

Validation couche bismuth sur process CMOS 28nm

Q3 2025

Tape-out Memristor

Intégration memristors ternaires on-die

Q1 2026

Silicon Validation 8nm

Validation complète sur process avancé 8nm

Juillet 2026

Lancement officiel

Présentation publique et documentation technique

Q4 2026

Developer Kit SDK

TERN-GCC, émulateur, documentation API

2027

Production Volume

Fabrication en volume pour partenaires